近四年前，我们曾报道过 SMIC 开始出货 7nm（N+1）芯片。如今，SMIC 正在其第三代 7nm（N+3）工艺上为华为麒麟 9030 量产芯片，其最小金属间距达到 32.5nm——比 Intel 最新 Panther Lake CPU 所采用的 18A 工艺的 36nm 最小金属间距还要紧约 10%。
这个标题是真实的，但它是一个不完整、经过精心挑选的指标。N+3 通过激进的 DUV 多重曝光和设计-技术协同优化（DTCO）达到了 TSMC N6 的密度水平，但代价是更高的复杂度、更低的效率和更难的工艺控制。
我们在逆向工程和拆解中发现了这一点以及更多信息，涵盖了 SMIC 的 N+3 工艺技术、华为的封装、内存、架构等。SemiAnalysis 过去一年半一直在俄勒冈州建设一个世界一流的拆解实验室，能够分析世界上最先进和最重要的芯片。我们已经通过先进数据中心芯片拆解创收，包括最近对某主要 TSMC 客户的 COUPE CPO 光引擎 + EIC 3D 堆叠的逆向工程。
这是 SemiAnalysis 拆解工程与评估实验室（SemiAnalysis Teardown Engineering & Evaluation Lab，简称 STEEL）的首份公开报告。实验室正在积极扩张规模，我们很高兴正式对外宣布。对 TechInsights 来说时机有些尴尬——它是私募股权控股的，目前正在被出售，而过去几十年几乎没有遇到过可靠的竞争对手。这导致 TechInsights 在资本支出上投入不足。
SemiAnalysis 的收入已超过 TechInsights，尽管没有任何风险投资或私募股权投资，且仅成立了 6 年。因为我们没有外部投资者，是创始人主导的，我们行动更快、建设更快，可以定期免费发布客户芯片拆解报告，同时专注于为主要客户提供数据中心领域的分析。
这是我们实验室的首张公开图片——海思麒麟 9030 Pro SoC：
本报告将详细拆解麒麟 9030 以及我们对 SMIC N+3 工艺的发现——这是中国最先进的制造工艺。作为对比，我们还将展示联发科 Helio G99 的拆解结果，该芯片采用 TSMC N6 工艺制造。通过这一对比，我们可以审视出口管制的影响——SMIC N+3 和 TSMC N6 是同级别的工艺节点，但一个受到严厉的出口管制限制，另一个可以自由使用西方最先进的设备。
我们从中看到了中国的进步与约束并存。SMIC N+3 达到了 TSMC N6 级别的逻辑密度，但需要远比 N6 激进得多的 DUV 多重曝光，因此在工艺成熟度和成本方面不及 N6。麒麟 9030 Pro 的性能类似于三年前的安卓旗舰芯片，远落后于苹果、高通、联发科和三星当前的旗舰 SoC。在能效方面差距更大。
出口管制并未阻止华为和 SMIC 出货先进芯片，但迫使它们走上了不同的技术路径。没有 EUV，SMIC 更加依赖 DUV 多重曝光、DTCO 和日益复杂的集成方案。工艺路线图通过更紧的设计规则和背面供电继续推进，但每一步都增加成本和工艺风险。华为的 τ scaling 和 LogicFolding 展示了另一条路：堆叠有源逻辑，通过先进封装和系统-技术协同优化（STCO）来恢复密度。
芯片照片与版图布局
要理解麒麟 9030，我们必须先了解华为的 SoC 历史。海思是华为的芯片设计部门，负责麒麟智能手机 SoC、鲲鹏服务器 CPU、昇腾 AI 加速器以及交换机/路由器网络芯片。
在出口管制之前，华为是 TSMC 最大的客户之一——是 TSMC 首个 EUV 节点 N7+ 的唯一客户，并与苹果一起率先采用 N5。这一切在 2020 年底结束。华为在其旗舰智能手机中改用高通 SoC，但出口管制将其限制为仅支持 4G 的版本。
2023 年底，华为以麒麟 9000s 回归自研芯片，这是麒麟 9000 的继任者，采用 SMIC N+2 而非 TSMC N5 制造。随后几年，他们在同一 N+2 工艺上发布了麒麟 9010 和 9020。这些芯片使用华为自研的泰山 CPU 核心和 Maleoon GPU。
我们没有亲自拆解过麒麟 9020，因此前代芯片的照片来自 Kurnal。芯片照片展示了华为如何分配硅片预算：哪些功能模块在哪里，以及它们的面积与前代产品相比如何。
首先，快速了解一下芯片上的主要模块。
总芯片面积几乎完全相同，但 9030 更积极地利用了这个面积。更密集的工艺使华为能够在相同的面积内容纳一个额外的中核、更多 GPU 和 NPU 核心，以及更大的缓存。
相比之下，Helio G99 是一款体积更小、成本更低的 SoC，面向经济型智能手机而非旗舰设备。麒麟 9030 约 140mm²，而 G99 仅约 29mm²，大约是前者面积的五分之一。不过其底层 TSMC 工艺技术作为分析 SMIC 工艺的基准是直接可比的。
架构与 PPA
麒麟 9030 是一次渐进式更新，而非全新设计。其 CPU、GPU 和 NPU 核心延续了 9020 的家族，性能提升来自三个杠杆：SMIC N+2 到 N+3 的工艺升级、DTCO 和版图优化，以及微架构的增量改进。面积是前两个杠杆最直接的体现，9030 在这方面扩展得不错。性能和能效则是更严峻的考验。华为的设计表现好于其工艺节点所暗示的水平，但芯片仍然落后——既因为 N+3 落后于领先节点，也因为核心设计本身的局限。
新的 Prime 核心是增量更新。主要变化是频率从 2.5GHz 提升到 2.75GHz（增加 10%），L2 缓存从 1MB 翻倍到 2MB。尽管缓存增加了，核心尺寸仍减小了 7.6%。如果不算私有 L2 缓存，核心尺寸减小了 21%。对于一个增量节点来说，这是一个大幅度的缩减。
与麒麟 9020 中的泰山 New V120 核心相比，麒麟 9030 的中核在架构上几乎没有变化，但每个核心缩小了约 22%。其中大部分来自从 N+2 到 N+3 的转换，版图优化可能占了其余部分。
视觉上最显著的变化是从 3 个中核增加到 4 个。大核集群的共享 L3 缓存也增加了 20%。这有助于在不牺牲太多面积的情况下提升多核性能。
即使每个核心都在缩小，大核 CPU 集群的总面积基本不变。每个核心节省的面积被用于增加一个中核和更大的缓存。
小核的缩小幅度不如 Prime 核心（不算其 L2 缓存），也不如中核。这可能是因为固定开销在小核心中占比更大。仅从芯片照片无法解析任何架构变化，但下面展示的每时钟性能和能效提升表明，这不仅仅是工艺和版图缩放。面积减少被共享 L2 缓存从 2MB 翻倍到 4MB 所抵消，使小核 CPU 集群总面积略有增加。
面积是从芯片照片中最容易看到的改进，但它只是 PPA（功耗、性能、面积）的一部分。对于现代逻辑芯片，功耗和性能同样重要，甚至更重要。自 2000 年代中期登纳德缩放定律失效以来，电压和频率不再与晶体管尺寸同步缩放，因此每个节点都必须更加努力地争取性能和能效的提升。
最鲜明的对比不是麒麟 9020 与麒麟 9030 Pro。苹果的能效核心远超华为的 Prime 核心。苹果的低功耗核心在仅消耗 1W 的情况下提供了 20% 更高的整数性能，而华为的 Prime 核心需要 4.5W。N+3 对标 TSMC N6，但 N6 已是数代之前的技术。苹果和高通基于 N4 和 N3p 制造，这些节点更密、电压-频率曲线更优，赋予它们更大的晶体管预算和更高的每瓦性能。
9030 自身的核心确实有所改进。中核和小核相对 9020 的每时钟整数性能分别提升了 17% 和 14%，中核浮点持平，小核浮点提升 11%。小核的改进最为干净——性能上升、功耗下降，整数能效提升 45%，浮点能效提升 24%。中核表现混合：整数性能提升但功耗上升更快，整数能效下降 7%，而较低的功耗使浮点能效提升了约 15%。
在相同或更低频率下的每时钟性能提升属于微架构改进，因此核心经过了调优，而非仅仅缩小。两个核心都未能维持其额定最高频率，暗示存在热、功耗或稳定性限制。按每时钟性能计算，中核大约在 Arm Cortex-A720 水平，小核接近 Cortex-A520；绝对性能落后，因为华为的时钟频率低得多。
Prime 核心的每时钟性能大致相当于 Cortex-X2 级别——一个 2021 年的设计。苹果 2020 年 M1 Firestorm 核心在每时钟性能上仍高出 35%，在相似 4.5W 功耗下绝对整数性能快 57%。当前领先者差距更大：苹果 M5 P-core 每时钟性能高出 60%、绝对速度快 2.7 倍；Arm C1 Ultra 每时钟高出 45%、快 2 倍。
在每时钟性能上匹配老款高端核心是真正的设计成就。华为无法匹配的是领先节点的电压-频率曲线和晶体管预算，这使得苹果、高通等能在相同面积上投入更多晶体管来实现更宽的核心、更大的缓存和更深的缓冲器，同时以更低的电压运行。
华为的 LogicFolding 路线图是一种解决方案——堆叠有源逻辑来恢复密度并缩短信号路径。我们稍后会回到这个话题。
GPU 计算单元（CU）的变化比 CPU 核心更明显，算术逻辑单元（ALU）集群和 CU 整体都采用了更矩形的布局。即使增加了光线追踪支持，单个 CU 缩小了约 28%。
然而，这一缩小被 CU 从 4 个增加到 6 个所抵消，且 CU 外部的面积增长了 33%。总体而言，GPU 集群大约大了 10%。
GPU 是华为取得最大进步的地方。Maleoon 935 虽然无法与当前旗舰竞争，但相比 920 是一个巨大飞跃，达到了老款旗舰的水平。在 3DMark 中，Wild Life Extreme（WLE）快了 70%，Steel Nomad Light（SNL）快了 79%；结合 11% 更高的频率和 50% 更多的 CU，约 67% 的理论提升与 WLE 大致匹配，被 SNL 超越。
它在 WLE 和 SNL 中略微领先于骁龙 8+ Gen 1，在 WLE 中领先于天玑 9200 和苹果 A16，但远落后于更新的芯片：骁龙 8 Elite Gen 5 和天玑 9500 在 WLE 中快约 2.4-2.6 倍，在 SNL 中快约 3.2 倍。
Maleoon 935 是华为首款支持硬件加速光线追踪的 GPU；在该项测试中略领先于 Exynos 2200，与苹果 A16 持平，当前旗舰最高快 3.7 倍。
神经网络处理单元（NPU）的架构变化是所有模块中最大的——从麒麟 9020 的一个 Lite 核心加一个 Tiny 核心，变为麒麟 9030 的一个 Lite 核心加两个 Tiny 核心。两种核心类型也显示出显著的版图变化。
这是华为 NPU 设计的一次逆转。麒麟 9000 5G——其最后一款基于 TSMC N5 的旗舰芯片——使用了两个 Lite 核心和一个小 Tiny 核心。基于 SMIC N+2 的一系列 SoC 改为一个 Lite 加一个 Tiny 核心，可能是为了节省面积。在麒麟 9030 上，华为重新转向更大的多核 NPU 集群，但额外面积用于增加 Tiny 核心而非 Lite 核心。
内存
麒麟 9030 Pro 版本搭载了 12GB 三星 DRAM，由两个各四层叠堆组成。芯片被识别为 K4L2E165YD——一款 12Gb LPDDR5X-9600 器件，采用三星 1a 节点制造，即其 10nm 级 DRAM 在 1x、1y 和 1z 之后的第四代。1a 自 2022 年起已量产，因此这是当前主流内存而非旧节点库存。
我们获得的 16GB Pro Max 版本同时发现了长鑫存储（CXMT）和三星的封装。CXMT 封装标记为 CXDD7JEDM，两个各四层叠堆，封装于 2025 年第 45 周。通过 X 射线计算机断层扫描（CT）推断的芯片尺寸与 CXMT G4 工艺约 0.3 Gib/mm² 的已知密度一致，大致相当于其他厂商的 1z 工艺。
封装
麒麟 9030 采用典型的集成叠层封装（integrated Package-on-Package，iPoP）堆叠：内存封装中的多个 DRAM 芯片位于有机再布线层（RDL）中介层之上，中介层位于 SoC 和封装基板之上。整个封装然后通过球栅阵列（BGA）焊球安装在印制电路板（PCB）上。
内存封装基板是承载 LPDDR5X 叠层的薄双马来酰亚胺三嗪（BT）层压板。SoC 上方的有机 RDL 中介层将 PoP 信号绕过芯片布线，并承载可能的假热铜柱。封装基板是 BT 核芯上更厚的味之素堆积膜（ABF）堆积层，将倒装焊点扇出到 BGA 间距并嵌入电源平面。
整个堆叠都是有机的。唯一的硅是 SoC 和 LPDDR5X 芯片；没有硅中介层。全有机方案使封装的热膨胀系数（CTE）接近 PCB，减少了板级翘曲，并避免了 SoC 带宽不需要的硅中介层成本。
在 iPoP 堆叠中，内存封装通过焊球阵列连接到有机 RDL 中介层。底部填充胶填充焊球周围的间隙，增加刚度并保护焊点免受机械应力。Pro 和 Pro Max 版本在此处有所不同，这部分内容在付费墙后。
工艺
芯片照片和架构告诉我们华为如何分配硅片预算。工艺则告诉我们 SMIC 能制造什么。我们以 Helio G99 作为 TSMC N6 的工艺参考。SMIC N+3 和 TSMC N6 都是前代 7nm 级节点的演进。
我们通过逻辑和存储区域进行了针对性的 TEM 截面分析，分别沿 fin-cut 和 gate-cut 方向成像。每个截面的标题给出了水平视场宽度（HFW），即成像区域的实际宽度。我们从晶体管鳍开始，然后逐步向上到标准单元、局部互连和 SRAM。
SMIC 没有超越 Intel 或 TSMC。它使用激进的 DUV 缩放和 DTCO 来达到 N6 级密度，但这一密度并不能转化为同等的性能和能效，原因有两个：与领先节点的差距，以及华为的核心设计。
Fin 剖面
FinFET 工艺中最重要的调节旋钮之一是鳍剖面：单条鳍的形状以及电流从源极流向漏极的沟道。理想的鳍是高、窄且近乎垂直的。更高的鳍增加有效沟道宽度，更窄的鳍通过减薄栅极需要控制的体来改善静电控制。但推得太远，工艺就要付出代价：驱动电流减弱、鳍变脆、锥度、底部加宽和线边缘粗糙度增加，影响良率和性能。
Intel 22nm、14nm 和 10nm 的鳍截面展示了 FinFET 节点随时间的改进。22nm 的鳍是第一代结构，相对矮、宽且锥度明显。这种形状限制了电流密度并降低了鳍高度方向上栅极控制的均匀性。到了 14nm 和 10nm，Intel 将鳍推得更高、更窄，同时使侧壁更加垂直。这些变化不是缩小器件，而是增加每条鳍的有效沟道宽度，改善静电控制。
现在，让我们比较 TSMC N6 上的 Helio G99 和 SMIC N+3 上的麒麟 9030。两种工艺处于同一级别，N+3 的鳍间距为 30-32nm，而我们的 N6 截面为 34nm。N6 的间距特别有趣，因为 N7 的 HD 库通常列为 33nm 鳍间距，而 N6 并未直接缩小间距。其密度增益来自 DTCO 而非更紧的间距。34nm 的间距在我们采样区域中保持稳定，更多地作为与 SMIC N+3 对比的参考。
要确定 N+3 的鳍图形化方案，仅看一个核心单元是不够的。CPU 核心显示出约 32nm 的密集间距，N-P 鳍对之间的间距在 78nm 和 88nm 之间交替。仅从逻辑来看，可能与 120nm 和 110nm 的双间距掩模一致，但这是一种复杂且不寻常的方法。将 8T SRAM 中更复杂重复单元的间距与 CPU 核心序列结合，我们可以更有信心地逆向工程图形化步骤。
由于逻辑和 SRAM 应共享相同的基础网格，128nm 间距的单 CD 掩模光刻图形经过 SAQP（自对准四重图形化）产生全芯片约 32nm 网格（128nm/4），这支持在逻辑和 SRAM 单元中观察到的间距序列。
在采样截面中，N+3 显示出比 N6 更高、更窄、更高纵横比的鳍。测得的鳍纵横比在 N+3 上约为 9.5:1，而 N6 上为 7.8:1。N+3 的顶部圆角也更小，估计半径约为 2nm，而 N6 为 2.8nm。即使鳍宽度不同，顶部圆角与鳍宽度的比值也讲述了同样的故事——N+3 为 0.37，N6 为 0.44。从几何角度看，越低越好；完美的矩形鳍不会有顶部圆角损失。
这些是从少量切片中测得的个位数纳米级特征，因此绝对数值仅供参考。重要的结果是相对差距：N+3 的鳍始终比 N6 的更高、更窄且圆角更小。
标准单元
标准单元是芯片版图的基本构件：固定高度的行，配对一个 NMOS 和一个 PMOS 晶体管，共享栅极，在网格中平铺以构建逻辑块。关键尺寸包括接触栅间距（CGP）、单元高度（CH）、鳍数量和低层金属布线网格。
为了测量密度，我们使用 Bohr 指标：NAND2 门面积（60%）和扫描触发器面积（40%）的加权平均值。这代表了组合逻辑和时序逻辑的现实组合。该指标有其局限性，特别是对于像 TSMC FinFLEX 这样交替使用不同鳍数量单元的复杂布局。即便如此，它是纯工艺级比较的最佳指标。
另一个重要的测量是鳍间距——它指的是同一晶体管两条鳍之间的距离。在 FinFET 工艺中，每个晶体管使用多条鳍来增加驱动电流从而提高性能。
TSMC N6 同时提供高密度（HD）库——每个单元 2 个 PMOS 和 2 个 NMOS 鳍——和高性能（HP）库——各 3 个。共享栅极下更多的鳍意味着更大的有效沟道宽度。HP 单元以面积为代价换取更强的开关驱动。设计者在芯片上混合使用两者，主要在时序关键路径上使用 HP 单元来满足 PPA 目标。
在 Helio G99 的 Cortex-A55 核心中，我们发现 HD 单元的单元高度为 240nm。联发科在 G99 中使用了 HD 单元来最小化芯片面积从而降低成本。对于一款约 $100 的经济型智能手机 SoC，这是必要的。
相比之下，我们在麒麟 9030 中只发现了一种库——2 个 NMOS 和 2 个 PMOS 鳍。这表明其库策略比 TSMC N6 更窄，后者同时广泛使用 HD 和 HP 库。这可能反映了较小的客户群以及更受限的国内设计和电子设计自动化（EDA）生态系统。
在麒麟 9030 的三种 CPU 核心中，我们发现单元高度为 228nm，比 N6 小 5%。这也比 SMIC N+2 的 252nm 单元高度减少了 9.5%。
SMIC N+3 和 TSMC N6 的 HD 库的 CGP 均为 57nm。对 SMIC 而言，这比 N+2 缩小了 9.5%。
过去仅靠 CGP 和单元高度可能就足以比较晶体管密度。但现在，我们还必须考虑缩放助推器和 DTCO。SMIC 的密度增益并非来自 EUV。它来自对每一个可用 DTCO 助推器的激进利用。
第一是鳍减配：减少每个单元中 NMOS 和 PMOS 鳍的数量。最早的 FinFET 节点从每个晶体管 3 或 4 条鳍开始。SMIC N+3 和 TSMC N6 HD 都只使用 2 条鳍，以驱动强度换取密度。
第二是栅极上方接触（COAG）。通过将栅极接触直接打在有源栅极上方，而非隔离区域上方，单元高度降低。N+3 集成了 COAG，而 N6 没有。我们的 N+3 gate-cut 截面显示栅极接触位于有源区上方，而 N6 显示为非栅极接触。
第三是单扩散中断（SDB）。扩散中断插入同一行中的单元之间以提供电气隔离，但它们也引入局部布局效应（LLE）——电气特性的布局相关偏移。过去使用双扩散中断，消耗两个 CGP 的空间。SMIC N+3 和 TSMC N6 改用 SDB，节省面积但增加 LLE 敏感性。这必须在工艺层面加以控制，并在工艺设计套件（PDK）中准确建模。
综合来看，SMIC N+3 的晶体管密度为 113.4 MTr/mm²，略高于 TSMC N6 的 107.7 MTr/mm²。即使没有 EUV，SMIC 也实现了超越 TSMC 使用 EUV 的成熟 N6 节点的密度。
金属堆叠
本次拆解中发现的最小关键尺寸是 M0；SMIC N+3 使用 32.5nm 的局部金属间距。这比 Intel 18A 在 Panther Lake 中的 36nm M0 间距更小。但这并不意味着 SMIC 拥有比 Intel 18A 或 TSMC N3p 更好的工艺。M0 是单元内部的局部布线层。其实用性取决于整个互连堆叠：M1 和 M2 间距、轨道数、通孔和线路电阻、设计规则、掩模数量、套刻精度控制以及布线灵活性。
32.5nm 的 M0 与自对准四重图形化（SAQP）一致，其四群体线宽加载我们粗略读为 21.5 到 24nm 的交替宽度；M1 和 M2 分别为 38 和 40nm，与自对准双重图形化（SADP）一致——单一 A/B 分裂。在 TSMC N6 上，M0、M2 和 M3 处于更宽松的约 40nm，与 SADP 级双重图形化一致，不需要四重图形化。不过我们测得 M2 约为 43nm，可能因稀疏布线而偏高。
前端工艺线（FEOL）中的晶体管级密度设定了上限，但设计最终受限于互连堆叠能布线的能力。最低层金属对标准单元密度最重要，但半全局和全局层决定了该密度在模块级和芯片级有多少可用。
芯片截面通常使用两个轴向：fin-cut 和 gate-cut。上图是 fin-cut，展示了 M0 到 M3。这个轴向让我们看到偶数层金属，M0 正好在鳍的上方。
M0 线有两种类型。第一种是电源轨——宽线用于 VDD 和 VSS，在每个标准单元的顶部和底部边缘水平延伸。宽线宽度为 55nm，是其他 M0 线的两倍多。其宽度最小化电阻并降低 IR 压降。第二种是单元内部线——连接端子到 M1 的短线段。它们的宽度在 21.5 和 24nm 之间交替。
M0 间距为 32.5nm，比 N+2 和 N6 减少 19%。在这个间距下，DUV 图形化需要更激进的多重曝光，增加了掩模数量、套刻敏感性、工艺复杂度和成本。
M0 已经低于单次 DUV 定义的隔离器（SADP）能分辨的范围，因此 SMIC 级联了第二个隔离器步骤（SAQP）。截面反映了代价：M0 沟槽明显比同一芯片上的 M1 或 M2 更内凹（底部比顶部窄），并在沟槽与刻蚀停止层交汇处带有明亮的富阻挡层底部。该形状部分是预期的 damascene 剖面——略窄的底部有助于无空洞铜填充——但 M0 处的幅度是由紧间距驱动的。
Intel 18A 支持 32nm 的 M0 间距，尽管 Panther Lake 只使用了更宽松的 36nm 间距出货。这是因为 Intel 大量使用 HP 库。在领先节点中，18A 由于 PowerVia 而具有最宽松的 M0 间距。随着电源布线移到背面，拥塞减少，整个正面金属堆叠都可用于信号布线。
M2 是第一个真正的跨单元布线层。它像 M0 一样水平延伸，但跨越多个单元来承载模块级信号。M2 间距决定了单元的轨道高度——VDD 和 VSS 轨之间能容纳多少条 M2 轨道，定义了库中所谓的 6 轨道或 7.5 轨道单元。这一层最重要，限制了整个模块的布线。
SMIC N+3 采用 5.7 轨道单元。M2 间距为 40nm，比 N+2 降低 5%，与 N6 相同。这个缩小使间距保持在双重图形化的极限。未来节点需要增加 M2 的掩模数量，因为减少轨道数由于布线限制而更加困难。
上图的截面在垂直方向——gate-cut，展示了 M0 到 M4。这让我们能够看到和测量奇数编号的垂直金属层。
M1 间距为 38nm，比 N+2 少 9.5%，比 N6 少 33%。M1 与栅极的比值很重要，因为它决定了局部布线灵活性。N+2 和 N+3 使用 3:2 比值，而 N6 使用 1:1 比值，这解释了 M1 间距的巨大差异。M1 线相对于栅极越多，单元内电源和信号交叉的灵活性就越大。布线灵活性使更复杂、更好的单元成为可能。整数比也更受青睐，因为网格是周期性的，有助于提高良率和可制造性。
3:2 比值在领先节点中并不流行。TSMC 仅在 N7+、N5 家族和短命的 N3(B) 上使用。它们在 N3E 上已转回 1:1 比值。Intel 仅在 10nm/Intel 7 家族上使用过，Intel 4、3 和 18A 都使用 1:1 比值。三星是领先者中唯一仍在使用 3:2 比值的，在 SF4 和 SF3 家族中使用。SMIC 未来节点是否继续保持 3:2 比值还是转向 1:1，有待观察。
业界仍在积极探索这些局部布线比值。在 VLSI 2026 上，imec 将展示更高端比值的研究，包括可将面积减少高达 14% 的 2:1 方案。我们将在未来的新闻稿中报道该会议。
N+3 的最后一个局部互连层是 M3，间距为 44nm。M3 间距与 N+2 相同，比 N6 大 10%。
半全局层承载大部分模块级信号布线。它们的间距比低层局部层更粗。在领先节点上，它们被设计在 DUV 单次图形化的极限。
M4 到 M11 的间距分为 80-82nm（M4-M6）、128nm（M7-M10）和 148nm（M11）。由于采样有限，在密集布线区域这些可能进一步细分。顶部是两个巨型金属层 M12 和 M13，分别保持了 N+2 的 1920nm 和 4600nm 间距。
虽然低层间距通常由工艺和库固定，但上层在间距和数量上因设计而异。即使同一工艺上的两款智能手机 SoC 也可能有截然不同的金属堆叠。Helio G99 的布线层更少，到 M9 就达到了 850nm 的粗间距，而更大、更高性能的麒麟 9030 将精细间距保持到 M11。
SRAM
在领先节点上，SRAM 比逻辑更难缩放。TSMC 最新节点的 bitcell 几乎没有缩放，而逻辑仍有更多 DTCO 杠杆可用。
在寻找 GPU 计算单元中的其他逻辑库时，我们偶然发现了 SRAM。最常见的 SRAM 类型有 6 个晶体管（6T），但这个单元有 8 个晶体管（8T）。
8T SRAM 增加两个晶体管形成专用读端口。与 6T 单元中读取会干扰存储不同，解耦的读端口消除了读取干扰，提高了读取稳定性，使单元可以被推到更高的性能。
乍一看，截面像是一个不寻常的逻辑库，每行有 3 个一种极性的鳍和 5 个另一种极性的鳍。行的方向也交替排列。
能量色散 X 射线光谱（EDS）解开了我们的困惑。截面没有落在 GPU 逻辑上，而是落在旁边的 SRAM 宏上。不寻常的鳍图案来自 SRAM 库。我们在付费墙后的工艺流程分析中再回到 EDS。
SRAM 库不像传统逻辑库。由于 PMOS 和 NMOS 晶体管数量不等，它们需要专门的规则和版图库。它们不需要逻辑库的灵活性，因此针对一个目的进行了超优化：密集、可靠的存储。
我们发现的 SRAM 单元是 1:2:2-2:2 单元。这意味着每个上拉（PU）PMOS 晶体管 1 条鳍，每个下拉（PD）和传输门（PG）NMOS 晶体管各 2 条鳍。这 2 个 PU、2 个 PD 和 2 个 PG 晶体管通常组成一个 6T 高电流单元（HCC）。8T HCC 增加一个读下拉（RPD）和一个读传输门（RPG）NMOS 晶体管，各 2 条鳍。
我们测得单元高度为 406nm，使 bitcell 尺寸达到 0.0463μm²。理论峰值密度为 21.6 Mib/mm²。我们估计 6T HCC 的单元高度为 292nm，尺寸为 0.0337μm²。这比 Intel 3 和 4 上的 6T HCC 大约 12%。
我们还估计 6T 高密度单元（HDC）的单元高度为 228nm，尺寸为 0.0260μm²。这恰好与前面测量的逻辑标准单元高度相同。该估计使单元接近三星 7LPP/5LPP，略低于 TSMC N7/N6。理论峰值密度为 38.5 Mib/mm²。6T HDC 可以说是最重要的单元，因为它用于芯片中最大的缓存——L3 缓存和系统级缓存（SLC）。
麒麟 9020 和 9030 都将 SLC 分为 4 个体以提高总 SLC 带宽。在麒麟 9030 中，SLC 从每体 2MB 增加到 3MB。相应地，体内的阵列数量也从 16 个增加到 24 个，增幅 50%。每个阵列可存储 128KB 并在芯片照片上形成整齐的图案。
从麒麟 9020 到 9030，128KB SLC 阵列的面积从 0.0477mm² 减少到 0.0392mm²，缩小 18%。实现的密度为 25.5 Mib/mm²，是理论最大值的 66%。
虽然 SLC 在两款芯片上非常相似，但 L3 发生了一些重大变化，特别是在版图方面。总容量也从 10MB 增加到 12MB。与 SLC 一样，L3 也分为 4 个体。
在麒麟 9020 中，一个 L3 体由 16 个 128KB 阵列和 16 个 32KB 阵列组成。然而，麒麟 9030 的一个 L3 体由 48 个 64KB 阵列组成。
在麒麟 9020 L3 中，128KB 阵列为 0.0513mm²，32KB 阵列为 0.0154mm²。128KB 阵列在 L3 和 SLC 上的尺寸不同，因为两个阵列的辅助电路根据用途不同而有所差异。
在麒麟 9030 L3 中，64KB 阵列为 0.0210mm²。虽然不是完全同类比较，但按容量归一化后，比 9020 的 128KB L3 阵列小 18%，比其 32KB L3 阵列小 31%。实现的密度略低于 SLC，为 23.8 Mib/mm²，是理论最大值的 62%。
与 L3 和 SLC 不同，Prime 核心的私有 L2 缓存使用双体设计。由于 Prime 核心的 L2 对延迟敏感，它可能使用 6T HCC 而非 6T HDC。9020 每个体有 16 个阵列，而 9030 有 32 个。每个阵列容量为 32KB。
L2 中 32KB 阵列从 0.0171mm² 缩小到 0.0142mm²，约小 17%。密度为 17.6 Mib/mm²，约为 6T HCC 理论最大值的 59%。
SRAM 从 N+2 到 N+3 的缩放表现不错，缩小约 19%，接近理论逻辑缩放。但需要注意的是，N+2 的 bitcell 异常大，大于可比的 7nm 级节点，因此部分增益是追赶而非真正的缩放。
基于 STEEL 拆解的发现，我们将在未来的新闻稿中深入分析 SRAM。
以上所有内容都来自一次 STEEL 拆解：芯片标注、模块级面积分析和 TEM 截面（逻辑和 SRAM）。SemiAnalysis 正在深入分析最先进的数据中心和 AI 硬件。如需了解更多或委托定制拆解，请联系 sales@semianalysis.com。
未来路线图
确定 N+3 的截面同样揭示了 SMIC 下一步可以走的方向。尽管 N+3 已在多个层面接近 DUV 多重图形化的实际极限，SMIC 仍有一些缩放杠杆可用。
理论的 N+4 可能从单元高度开始。N+3 在电源轨之间使用 5 条 M0 轨道。转向 4 条 M0 轨道——如 SMIC N+2 和 TSMC N6 所用——可以将单元高度减少约 15%。布线网格只是缩小的一面；前端也必须适应更小的单元。
一个可能的 FEOL 杠杆是将 P 到 N 的隔离间距从两个扩散网格单位减少到一个。Intel 在 Intel 4 上使用了这一缩放助推器，TSMC 在其 N3 家族上也如此。这条路径以布局灵活性换取密度。更少的 M0 轨道减少局部布线资源，更紧的 P 到 N 间距增加集成和设计规则难度。
M2 也受到单元高度缩小的约束。如果 SMIC 要维持约 5.7 轨道单元，M2 需要向约 35nm 推进。那将使又一层进入 SAQP 领域。
SMIC 还可以将 CGP 从 57nm 减少到 54nm。Intel 在没有 EUV 的 Intel 10nm/Intel 7 上达到了类似的 CGP。局部互连也更加困难。如果 SMIC 保持 3:2 M1 与栅极比值，M1 需要缩小到 36nm，可能也需要 SAQP。如果 SMIC 转向 1:1 比值，M1 可以放宽到 54nm，但会放弃布线灵活性。
在这条理论路径下，我们估计 SMIC N+4 可以达到 198nm 的单元高度和 54nm 的 CGP，意味着 137.8 MTr/mm² 的 Bohr 密度，与 TSMC N5 或三星 SF4 相当。然而，难度是累积的。每一步单独看都是可行的，但合在一起使 N+4 比从 N+2 到 N+3 的过渡更难。它可能需要更长时间、花费更多，并具有更少的工艺余量。
理论的 N+5 将需要更大的集成变革。一条可能的路径是背面接触（BSCon），将电源布线和源/漏接触移到背面，这将减少正面布线压力并使单元高度进一步降低。
正面金属间距可以放宽以降低工艺复杂度。M0 可能略微放宽到约 34nm，M2 和 M4 间距可以进一步放宽。CGP 不太可能进一步缩小。即使有 EUV，48nm 也一直是良率和工艺控制的实际极限。
这种方法将使 N+5 的单元高度降至 170nm，CGP 降至 53nm。这意味着 163.6 MTr/mm² 的 Bohr 密度，与 Intel 18A 的 HP 库相当。但这不会使 N+5 在成本上与领先者竞争。它会通过一条昂贵得多的路线达到类似的密度。集成难度急剧上升，需要新的工艺流程来实现背面套刻、晶圆减薄、接触显露和背面金属化。
越过这个点之后，标准密度和互连缩放变得越来越不经济。这就是华为的路线图不再像正常的代工路线图、而开始像封装路线图的地方。
华为 τ 缩放定律
在 ISCAS 2026 上，华为公布了其 tau（τ）缩放定律，将工艺缩放重新定义为时间域。τ 是数据移动和处理的时间成本：晶体管中的开关延迟、电路中的 RC 信号传播延迟、计算、内存和网络延迟。在华为的术语之外，这被称为系统-技术协同优化（STCO）。
这是华为面对缺乏 EUV 光刻的答案。没有 EUV，平面密度无法跟上 TSMC、Intel 或三星。如果晶体管密度无法进一步缩小，华为的替代方案是缩短互连线、减少缓冲器并垂直堆叠逻辑。
「LogicFolding」——华为对这一新缩放理念的实现——在实践中是一种激进的 3D 堆叠方法。AMD V-Cache 将 SRAM 放在 CPU 芯片的上方或下方。AMD MI350X 将有源中介层芯片（AID）放在加速器和计算芯片（XCD）下方，AID 处理缓存、IO 接口、片上网络（NoC）和嵌入式金属-绝缘体-金属（MIM）电容。通过 LogicFolding，同一逻辑块的部分被分割到多个以非常精细间距面对面键合的有源芯片上。
缩短互连线是更高频率的来源。现代核心很大一部分延迟和能耗预算花在驱动长互连线和沿线的中继缓冲器上。LogicFolding 将模块关键路径上的门分布在以极细间距键合的多个堆叠层上，使键合界面表现得像一层额外的金属层，最长路径变得更短。这就是华为期望恢复工艺本身无法提供的频率和能效的方式。
华为的路线图显示了其意图。Prime 核心频率计划从麒麟 9030 的 2.75GHz 上升到 2031 年的大约 5GHz，远超平面缩放单独能达到的水平。3.1 和 3.39GHz 的 Prime 核心正在其实验室中测试，尽管功耗未知。再往后的芯片处于设计、仿真或探索阶段，意味着这些频率是目标。但方向比绝对值更重要：LogicFolding 不仅有助于密度，还有助于性能。
关键在于，华为的密度声明与代工厂的密度不直接可比。堆叠设计可以通过增加有源层来报告每封装面积更多的晶体管，即使每个图案化的芯片在前端密度上仍远落后于 TSMC 或 Intel。这就是华为如何声称到 2031 年达到代工厂 14A 等效密度的方式。
这不是同类代工比较——华为使用堆叠逻辑并按封装面积测量密度。在归一化的 Bohr 密度基础上，SMIC N+3 约 114 MTr/mm²，比 Intel 18A HD 库低 38%。华为的 3D 路线图通过堆叠有源逻辑来缩小差距，到 2030 年达到 215 MTr/mm²。2031 年，路线图密度跳至 295 MTr/mm²，暗示要么第三个有源层、部分 EUV 引入或激进的平面 DUV 缩放。
华为的方法论使其他代工厂看起来也更密。将其应用于 AMD MI450X（N2 顶层芯片叠加 N3P 基底芯片），2026 年理论密度为 460.2 MTr/mm²，而华为 2031 年为 295 MTr/mm²。
这颗麒麟 9030 并未使用 LogicFolding，仍采用传统移动 SoC 封装。相反，它构成了华为和 SMIC 能将平面缩放推到多远的基准。未来对麒麟和昇腾芯片的拆解将展示平面逻辑密度以及华为的混合键合方案。
出口管制与未来缩放
出口管制改变了中国的优化问题，而非终结了它。EUV 限制提高了领先制造的成本和复杂度，但没有冻结它。SMIC 通过 DUV 浸没式光刻、SAQP 和 DTCO 达到 N6 级逻辑密度，而华为将更多负担转移到架构、封装和系统级集成上。
未来节点将更加困难。N+3 仍有收紧局部金属和降低单元高度及 CGP 的空间。没有 EUV 的进一步缩放留下的杠杆更少。更激进的多重曝光增加掩模和套刻误差。SMIC 可以继续推 DUV，但每一步都将更贵、更不宽容。
设计侧同样关键。华为在麒麟 9030 之前就已有国产 EDA 工具和流程，麒麟 9000s、9010 和 9020 都证明了这一点。华为在被切断西方 EDA 技术栈的情况下，成功基于 SMIC N+2 和 N+3 出货了多款消费 SoC。
美国出口管制在 2022 年限制了先进芯片的 EDA 工具，但未针对更成熟芯片的工具。2025 年，美国政府曾短暂对 Synopsys、Cadence 等的 EDA 软件实施更广泛限制，但不到两个月后作为稀土贸易协议的一部分解除了限制。华为因仍在美贸易黑名单上而无法获取这些工具。
这迫使华为、SMIC 和中国学术机构构建自己的工具和流程。北京大学研究人员最近宣布了面向华为 LogicFolding 架构的 EDA 工具原型，该架构需要新的流程来处理多层版图和布局规划。这不等同于替代完整的 Synopsys 或 Cadence 技术栈，但它展示了国产 EDA 的方向：架构、工艺和封装之间更紧密的协同优化。
这些进步也在向中国生态系统扩散。SMIC 按政府指示将 N+2 和 N+3 工艺授权给 HLMC/华虹，而非出于自愿。如果同样的工艺经验进入用于 AI 训练和推理的昇腾加速器，瓶颈就从一家晶圆厂转移到整个生态系统。阿里巴巴的 T-Head 芯片部门和寒武纪（预期将为字节跳动供货的中国 AI 芯片设计商）也可能是主要受益者。仅针对 SMIC 的制裁将无法阻止这种扩散。
中国并未缩小与 Intel、三星和 TSMC 的差距。拆解在多个方面显示相反的情况：没有 EUV、没有背面供电、更高的工艺复杂度和可见的取舍。
但中国仍在前进。如果国产芯片变得足够好，能用于手机、推理、网络和安全敏感工作负载，它们就可以在战略上产生影响，而无需在领先节点上匹配 TSMC。
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作者： STEEL TEAM, AFZAL AHMAD, ANDREW WAGNER
日期： 2026 年 6 月 15 日
翻译： JediX AI · 中文翻译仅供学习参考，版权归原作者所有